|
|
eaDonNTU, Donetsk >
Научные труды ДонНТУ >
Серія: Інформатика, кібернетика та обчислювальна техніка >
Випуск 2 (18) >
Пожалуйста, используйте этот идентификатор, чтобы цитировать или ссылаться на этот ресурс:
http://ea.donntu.ru/handle/123456789/29918
|
| Название: | Марковская модель для анализа производительности многопоточных архитектур сетевого мультипроцессора |
| Другие названия: | Марківська модель для аналізу продуктивності багатопоточних архітектур мережного мультипроцесор
Markov model for performance analysis of multithreaded network multi-processor architectures |
| Авторы: | Ладыженский, Ю.В.
Моргайлов, Д.Д.
Юнис, Моатаз
Ладиженський, Ю.В.
Юніс, Моатаз
Ladyzhenskiy, Yu.V.
Morgailov, D.D.
Younis, Moataz |
| Ключевые слова: | сетевой процессор
многопоточный мультипроцессор
Марковская модель
производительность процессора
мережний процесор
багатопоточний мультипроцесор
Марківська модель
продуктивність процесора
network processor
multithreaded multiprocessor
Markov model
performance of multiprocessor |
| Дата публикации: | 2013 |
| Издатель: | ДонНТУ |
| Библиографическое описание: | Наукові праці Донецького національного технічного університету. Серія: Інформатика, кібернетика та обчислювальна техніка : збірник статей. Вип.2 (18) / ДВНЗ "ДонНТУ" ; редкол.: О.Є. Башков (голов. ред.) та ін. - Донецьк : ДонНТУ, 2013. |
| Аннотация: | Описана Марковская модель для оценки производительности многопоточного сетевого
мультипроцессора. Приведен подробный пример расчета характеристик архитектуры на двух процессорах. Исследованы зависимости показателей эффективности мультипроцессора от интенсивности входного потока пакетов, скорости обслуживания памяти и производительности потоков на процессорах. Даны рекомендации по снижению доли отказов
в обслуживании пакетов. |
| Описание: | In this paper the Continuous-Time Markov model for performance estimation of multithreaded network multiprocessor is described. The model considers the number of processors, threads in a processor, parameters of each thread and memory subsystem. The modeled architecture implies that several processors and memory banks can be placed in a single chip. Such kind of architecture is known as chip multiprocessor (CMP)-based multithreaded architecture. The model is designed for the approximate analysis of network multiprocessor heterogeneous architectures with the assumption of blocking processing mode. According to the heterogeneous thread allocation scheme, threads in a processor belong to different types and take equal processing load. The blocking processing
means that there is no buffer between two adjacent threads in a pipeline. The detailed example of performance
metrics calculation for dual-processor architecture is shown. It demonstrates the way to build and solve the model manually step-by-step. We specified the state space of the model and excluded unreachable states, determined the set of valid transitions, derived the transition rate matrix, generated the set of Kolmogorov equations, solved it and thus obtained the stationary probability vector for the Markov chain. After that it became possible to compute the efficiency indexes using formulas presented in the paper. The experimental dependences between efficiency indexes of network processor (i.e. processing power, memory efficiency) and architecture parameters (e.g. memory service rate, service rate of each thread in a processor pipeline) are examined. Some recommendations to reduce packet drop rate are given. It is found that packet drop rate value grows, when the first thread in a
processor is blocked by the memory. We discovered that memory subsystem tends to be a performance bottle-neck because of its low speed and high memory access rate of the threads. Our advise is to use multichannel
memory architecture, which supports parallel packet processing. |
| URI: | http://ea.donntu.org/handle/123456789/29918 |
| Располагается в коллекциях: | Випуск 2 (18)
|
Все ресурсы в архиве электронных ресурсов защищены авторским правом, все права сохранены.
|
