|
eaDonNTU, Donetsk >
Научные труды ДонНТУ >
Серія: Обчислювальна техніка та автоматизація >
Випуск 2 (27) >
Пожалуйста, используйте этот идентификатор, чтобы цитировать или ссылаться на этот ресурс:
http://ea.donntu.ru/handle/123456789/29196
|
| Название: | Оптимізація схеми автомата Мура в базисі FPGA |
| Другие названия: | Оптимизация схемы автомата Мура в базисе FPGA
Optimizing circuit of Moore FSM with FPGA |
| Авторы: | Цололо, С.О.
Цололо, С.А.
Tsololo, S.A. |
| Ключевые слова: | FPGA
LUT
EMB
Moore FSM
synthesis
hardware optimization
синтез
сінтез
витрати апаратури
аппаратурные затраты |
| Дата публикации: | 2014 |
| Издатель: | ДонНТУ |
| Библиографическое описание: | Наукові праці Донецького національного технічного університету. Серія: Обчислювальна техніка та автоматизація. №2 (27) / ДВНЗ "ДонНТУ" ; редкол.: О.А. Мінаєв та ін. - Донецьк : ДонНТУ, 2014. - 230с. |
| Аннотация: | Пропонується метод зменшення числа елементів табличного типу LUT в схемі мікропрограмного автомата Мура при реалізації в базі FPGA. Метод заснований на використанні надлишкових входів вбудованих блоків пам'яті EMB для формування кодів класів псевдоеквівалентних станів. Для оптимізації схеми використовуються три джерела кодів класів. У статті наведені необхідні умови застосування методу і приклад його використання. |
| Описание: | FPGA (field-programmable gate arrays) are widely used in the implementation of complex digital systems. One of the important elements of digital systems is the control unit (CU), which is often implemented as Moore FSM. Characteristic features of Moore FSM are existence of classes pseudoequivalent states (PES) and regular nature output variables. These features are used to reduce hardware costs in the circuit of Moore FSM. Modern FPGA elements include LUT (look-up-tables) elements and EMB (embedded memory blocks) units. LUT elements have a limited number of inputs (about six), which necessitates decomposition realizable functions. This in turn leads to a decrease in performance and increase in power consumption There are many methods of optimization schemes in the basis of Moore FSM CPLD (complex programmable logic devices). These methods use the presence of a large number of inputs (up to 30) in macrocells crystals CPLD, which allows up to three sources of status codes. These methods can not be directly used to implement FPGA PLD circuits because of the small number of inputs in LUT elements. In this paper author propose a modification of one of
optimization techniques targeting CPLD.
The purpose of the studies presented in this work is the ability to reduce the number of LUT elements of the three classes of source codes PES. Problem solved in this work is to develop a method for the synthesis of Moore FSM that reduce the number of LUT elements in the circuit triggers the formation of excitation functions of memory. In this case the control algorithm of the digital system is represented as a graph scheme of algorithm.The conditions are given for applying the proposed method. An example is shown for its
application. |
| URI: | http://ea.donntu.org/handle/123456789/29196 |
| Располагается в коллекциях: | Випуск 2 (27)
|
Все ресурсы в архиве электронных ресурсов защищены авторским правом, все права сохранены.
|
