Параллельный генетический алгоритм верификации эквивалентности цифровых схем для двухядерных систем

Abstract

В статті розглянуто одну з центральних задач технічної діагностики – верифікацію еквівалентності цифрових пристроїв. Для алгоритму верифікації, який описано авторами раніше, запропановано модифікацію для двоядерних систем. Паралельна версія алгоритму дозволяє суттєво підвищити завантаження ядер процесору та швидкодію роботи всього алгоритму. Наведено результати обчислювальних експериментів, які показують підвищення швидкодії в середньому в 1.88 раза для контрольних схем ISCAS-89. In the paper one of the central problems of the technical diagnostics, verification of the equivalence of digital circuits, is considered. For the algorithm, which was early described by authors, one modification is proposed, that works on the dual-core workstation. The parallel version of the algorithm allows essentially raising the overall speed of work. Experimental results of the calculation experiments show the speed-up of the algorithm approximately 1.88 times for ISCAS-89 benchmarks.