Синтез управляющего автомата по вертикализованной граф-схеме алгоритма

Abstract

Как правило, произвольная логика систем на кристалле реализуется по технологии FPGA (field programmable gate array), для которых характерно использование логических элементов табличного типа (LUT, look-up table), имеющих 3-5 входов. Такое ограничение на число входов вызывает необходимость функциональной декомпозиции булевых функций, задающих закон функционирования УА. Для улучшения качества схемы (уменьшения числа LUT и увеличения быстродействия) целесообразно уменьшить число аргументов, от которых зависит функция. В настоящей работе предлагается метод, позволяющий решить эту задачу при реализации УА как микропрограммного автомата Мили. Метод основан на вертикализации исходной граф-схемы алгоритма (ГСА), при котором каждая операторная вершина включает не более одной микрооперации.