Электронный архив
Донецкого национального технического университета (г.Донецк)
Electronic archive of Donetsk national technical university (Donetsk)
 

Расширенный поиск
Главная страница
 
Просмотреть
Разделы
и коллекции
По дате
По автору
По заглавию
По тематике
 
Зарегистрированным:
Обновления на e-mail
Мой архив
ресурсов
Редактировать профиль
 
О DSpace

eaDonNTU, Donetsk >
Факультет компьютерных наук и технологий (до 2021) >
Кафедра автоматизированных систем управления >
Конференция ИУС и КМ >
Конференція ІУС та КМ - 2012 >

Пожалуйста, используйте этот идентификатор, чтобы цитировать или ссылаться на этот ресурс: http://ea.donntu.ru/handle/123456789/30469

Название: Алгоритмический метод верификации Verilog- моделей микросхем асинхронной памяти
Авторы: Моамар, Д.Н.
Рудь, Ю.Г.
Рябцев, В.Г.
Moamar, D.N.
Rud', Yu.G.
Ryabtsev, V.G.
Дата публикации: 2012
Издатель: ДонНТУ
Библиографическое описание: Моамар, Д.Н. Алгоритмический метод верификации Verilog- моделей микросхем асинхронной памяти / Д.Н. Моамар, Ю.Г. Рудь, В.Г. Рябцев // Информационные управляющие системы и компьютерный мониторинг. - Донецк : ДонНТУ, 2012. - С. 516 - 519.
Аннотация: Предлагается алгоритмический способ проектирования тестов для верификации Verilog-моделей микросхем памяти, что обеспечивает сокращение трудоемкости формирования тестовых воздействий и эталонных реакций. Определен подход для автоматического фиксирования и сравнения данных.
URI: http://ea.donntu.org/handle/123456789/30469
Другие идентификаторы: УДК 004.021
Располагается в коллекциях:Конференція ІУС та КМ - 2012

Файлы этого ресурса:

Файл Описание РазмерФормат
Статья 5.pdf805.95 kBAdobe PDFПросмотреть/Открыть

Все ресурсы в архиве электронных ресурсов защищены авторским правом, все права сохранены.